Object

Title: Wykorzystanie hierarchicznego modelu współbieżnego automatu w projektowaniu sterowników cyfrowych

Abstract_pl:

Autor w swej pracy skupił się na opracowaniu nowej metodyki modelowania na poziomie systemu, znajdującej zastosowanie do projektowania cyfrowych układów sterowania binarnego, których zachowanie opisywane jest diagramami statechart. Diagramy statechart sa hierarchicznym modelem współbieznego automatu. W proponowanej metodyce działanie układu specyfikowane diagramami zamieniane jest na równoważny opis w jezyku VHDL, operujacy rejestrami i przesłaniami między nimi, co jak dotąd jest rozwiazaniem unikalnym. Tak otrzymany model może stanowić wejście do komercyjnego oprogramowania realizującego synteze i implementacje w strukturach programowalnych (np. FPGA). W odróżnieniu od istniejącego rozwiązania komercyjnego, realizującego przejście z diagramów statechart na behawioralny opis w języku VHDL, propozycja autora, opis na poziomie RTL, stwarza dodatkowe możliwości implementacji algorytmów minimalizacji i optymalizacji oraz analizy zachowania modelu z użyciem metod symbolicznych. Jako przyklad w pracy przedstawiono algorytm generowania grafu osiągalności, w którym przestrzeń stanów układu reprezentowana jest przy uzyciu funkcji charakterystycznej oraz diagramów ROBDD.

Abstract:

The main goal of the thesis is to develop a new modelling method at the system level, which can be applied to designing digital binary controllers whose behaviour may be specified with the statechart diagrams. Next, the controllers are directly implemented in programmable logic devices. Statechart diagrams are considered hierarchical concurrent finite state machines. In the proposed method, the functioning of a control system described with statecharts is translated into an equivalent model in VHDL language, which operates on registers and transfers between them, according to unique new encoding scheme . VHDL model can be an input to commercial software which realises synthesis and implementation in FPGA devices. In distinction from the commercial solution, which transforms statechart diagrams into behavioural model of VHDL language, author's proposition yields better to formal analysis. This advantage allows sophisticated optimization and model checking algorithms can easily be implemented. In the dissertation the algorithm that generates reachability graph is used as an introductory example. In this case, the symbolic state space is represented with the characteristic function and ROBDD.

Description:

promotor: prof. zw. dr hab. inż. Marian Adamski, Uniwersytet Zielonogórski,Instytut Informatyki i Elektroniki ; recenzenci: prof. dr hab. inż. Tadeusz Łuba,Politechnika Warszawska,Instytut Telekomunikacji,prof. dr hab. inż. Bolesław Czesław Pochopień, Politechnika Śląska,Instytut Informatyki ; jednostka prowadząca przewód: Politechnika WarszawskaWydział Elektroniki i Technik Informacyjnych ; miejsce pracy autora rozprawy: Uniwersytet Zielonogórski,Wydział Elektrotechniki, Informatyki i Telekomunikacji,Instytut Informatyki i Elektroniki

Publisher:

Zielona Góra: Oficyna Uniwersytetu Zielonogórskiego

Format:

text/pdf ; text/html

Language:

polski

Rights:

Biblioteka Uniwersytetu Zielonogórskiego

Object collections:

Last modified:

Jul 16, 2018

In our library since:

Aug 29, 2005

Number of object content hits:

4 076

Number of object content views in HTML format

17

All available object's versions:

http://zbc.uz.zgora.pl/publication/370

Show description in RDF format:

RDF

Show description in OAI-PMH format:

OAI-PMH

This page uses 'cookies'. More information