Dane o rozprawie doktorskiej

Rodzaj pracy | Rozprawa doktorska
Data uzyskania stopnia | 15.03.2006
Uzyskany stopien naukowy | doktor nauk technicznych
Promotor | dr hab. inż. Jacek Kluska, prof. Politechniki Rzeszowskiej, Politechnika Rzeszowska, Wydział Elektrotechniki i Informatyki, Katedra Informatyki i Automatyki
Recenzenci | prof. dr. hab. inż. Marian Adamski, Uniwersytet Zielonogórski, Wydział Elektrotechniki, Informatyki i Telekomunikacji, Instytut Informatyki i Elektroniki prof. dr hab. inż. Leszek Rutkowski, Politechnika Częstochowska, Wydział Inżynierii Mechanicznej i Informatyki, Katedra Inżynierii Komputerowej
Jednostka prowadzaca przewód | Uniwersytet Zielonogórski, Wydział Elektrotechniki, Informatyki i Telekomunikacji
Miejsce pracy autora rozprawy | Politechnika Rzeszowska, Wydział Elektrotechniki i Informatyki, Katedra Informatyki i Automatyki
Dziedzina naukowa | Nauki techniczne
Dyscyplina naukowa | Informatyka
Specjalnosc naukowa | Systemy cyfrowe
Sposób zgloszenia rozprawy, dostepnosc, liczba stron | http://zbc.uz.zgora.pl/publication/3337
Wydawca |
Slowa kluczowe | sieci Petriego, informatyka, systemy cyfrowe

Streszczenie pracy w języku polskim
Zasadniczym celem pracy było opracowanie nowej, efektywnej metodologii transformacji rozmytej sieci Petriego, która może być traktowana jako formalny opis algorytmu sterowania pewnym procesem - do postaci układu cyfrowego, zrealizowanego w matrycowych strukturach FPGA, zarówno w wersji synchronicznej, jak i asynchronicznej. W pracy omówiono rozmyte sieci Petriego, asynchroniczne i samosynchronizujące się cyfrowe układy sekwencyjne i ich implementację w programowalnych układach logicznych FPGA, oraz automatyzacje projektowania układów cyfrowych opisanych sieciami Petriego, wraz z ich implementacją przy wykorzystaniu języka opisu sprzętu Verilog. Rozwiązano następujące problemy: 1. Opracowano metodę odwzorowania pojedynczego miejsca i podstawowego fragmentu rozmytej sieci Petriego w moduł sprzętowy wykonany w wersji synchronicznej i asynchronicznej, 2. Opracowano nowy rozmyty przerzutnik RS w wersji synchronicznej i asynchronicznej, który zastosowano do realizacji rozmytej sieci Petriego, 3. Opracowano metodę syntezy rozmytej sieci Petriego wykorzystującą opis funkcjonalny w języku Verilog, 4. Dokonano oszacowania kosztów implementacji sieci przedstawionymi metodami, 5. Opracowano metodę testowania sprzętowych rozmytych sieci Petriego, w tym zaprojektowano i wykonano mikroprocesorowy moduł testujący w postaci sprzętu i oprogramowania, 6. Opracowano prosty format opisu struktury rozmytej sieci Petriego, nadający się do zastosowań inżynierskich, 7. Zautomatyzowano proces syntezy romytej sieci Petriego w zakresie przejścia od testowego opisu struktury sieci do postaci kompletnego kodu w języku Verilog (wirtualnego komponentu), opisującego działanie tej sieci (program komputerowy), 8. Praktycznie zweryfikowano zaproponowaną metodologię syntezy poprzez wykonanie układów sterowania dwoma wybranymi modelami laboratoryjnymi.
Streszczenie pracy w jezyku angielskim
The main goal of the thesis was development of new, effective methodology of the fuzzy Petri net transformation, which may be treated as formal desctription of a control algorithm of some process - into the digital circuit, assembled using FPGA matrix structures, both as synchronous and asynchronous systems. In the work are discussed: fuzzy Petri nets, asynchronous (self clocked) digital sequential circuits and their implementation using Field-Programmable Gate Arrays (FPGA), and the automation of digital systems described by Petri nets, together with their implementation using Verilog hardware description language. The following problems were solved: 1. The method of how to transform a single place and the basic fragment of the fuzzy Petri net into the hardware module, as both synchronous, and asynchronous system was developed, 2. A new fuzzy RS flip-flop was introduced as synchronous, and a synchronous circuit, which has been used for the fuzzy Petri net implementation, 3. The method of the fuzzy Petri net synthesis which uses functional description in the Verilog language was developed, 4. The cost of the introduced net implementation was estimated, 5. The testing method of the hardware fuzzy Petri net was worked out, and microprocessor based testing device as a hardware and software was made, 6. A simple description format (specification) of the fuzzy Petri net structure was described, which is suitable for engineering applications, 7. A transformation process from textual description of the fuzzy Petri net into the complete Verilog code (as Intellectual Property Core), which describes the net behavior was automated (the computer program), 8. The proposed methodology of synthesis was practically verified by assembling two control devices for laboratory plants.