Search for: [Abstract_pl = "Komputerowa realizacja opracowanych metod stanowi ważną część rozwijanego w Instytucie Informatyki i Elektroniki Uniwersytetu Zielonogórskiego akademickiego systemu CAD wspomagającego projektowanie wspólbieżnych sterowników cyfrowych, implementowanych w programowalnych strukturach logicznych FPGA i CPLD. W pracy zamieszczono przyklad translacji sieci Petriego na równoważny model w języku opisu sprzętu Verilog\-HDL. Wprowadzono nowy, użyteczny format PNSF3 regulowego opisu sterownika cyfrowego modelowanego hierarchiczną, interpretowaną, kolorowaną siecią Petriego. Obok szczegółowej weryfikacji modelu w dedykowanym środowisku wykorzystującym relacyjną bazę danych Oracle oraz technologie XML w połączeniu z grafiką SVG, proponuje się zastosowanie do tego celu również profesjonalnego pakietu Design\/CPN. Końcowa symulacja sprawdzonego pod względem formalnym i poprawionego modelu może się również odbywać w nowoczesnym środowisku jezyków HDL, na przyklad Cadence Verilog\-XL lub Aldec Active\-HDL."]

Number of results: 1